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Verilog: Simulación y Síntesis

Implementación en FPGAs



Resumen

"Verilog: Simulación y Síntesis - Implementación en FPGAs" es un curso de tres dias que cubre el standard IEEE 1364-2001 y el IEEE 1364-2005 Verilog Hardware Description Language como asi también la implementación en FPGAs de Diseños Digitales Complejos codificados en Verilog. Todos los aspectos de Verilog son presentados para un diseño top-down, tanto para la simulación como para la síntesis. La importancia de una codificación apropiada, una completa verificación del diseño y una detallada documentación es resaltada durante el curso. Diversos laboratorios refuerzan los conocimientos teóricos presentados en las clases. Cincuenta por ciento del tiempo de clase es dedicado a codificar, correr simulación, optimizar e implementar el diseño en FPGAs en general y Xilinx FPGAs en particular.

Participantes


  •  
  • Ingenieros, Estudiantes Avanzados de Ingeniería que desean comenzar a usar Verilog/FPGA
  • Ingenieros que conocen Verilog y quieren profundizar sus conocimientos
  • Ingenieros que deseen implementar Diseños Complejos en FPGAs

 

Qué aprenderá?

  •  
  • Como escribir Verilog de manera eficiente para una síntesis efectiva
  • Conceptos y construcciones de Verilog para implementar diseños en FPGAs
  • Codificación de Test Benches. Generación de estímulos
  • El flujo de diseño de Verilog-FPGA: simulación, síntesis y place-and-route
  • Como escribir código Verilog jerárquico
  • Escribir Verilog re-usable y parametrizado
  • Como ejecutar simulación a nivel de compuertas (gate-level simulation)
  • Creación de Tasks y Functions. Uso de las Systems Tasks and Functions
  • Como producir hardware más pequeño y más rápido usando Verilog
  • Como evitar los errores más comunes cuando se codifica en Verilog para síntesis

 

Pre-requisitos

Buenos conocimientos de Diseño Digital. Sin este requerimiento el participante no podrá beneficiarse totalmente de este curso. Los laboratorios incluyen la codificación de circuitos digitales tales como registros de desplazamientos, ALUs, FIFOs, máquinas de estado finito, interconexión de buses, etc.
El conocimiento básico de algún leguaje de programación, como C o BASIC es deseable pero no excluyente.


Materiales del Curso

  •  
  • Carpeta completa con el material presentado en las clases
  • Ejemplos extras para una mayor práctica después de completado el curso
  • "C7T Referencia de Bolsillo de Verilog"”, sintáxis, semántica, atributos, directivas y concejos


 

Locación y Software

Este curso de Verilog es generalmente dictado en los lugares que la Empresa/Universidad tenga disponibles. Convenientemente un laboratorio con computadoras sería el mejor lugar. Debido a la gran variedad de Software disponible para el diseño con Verilog, el Curso se puede adecuar a usar las herramientas de Simulación y Síntesis que la Empresa/Universidad usa o planea usar. Cantidad mínima de participantes es de seis.


Programa del Curso

Click acá para bajar el programa detallado del Curso ofrecido por C7T "Verilog: Simulación y Síntesis - Implementación en FGPAs"


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