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VHDL: Simulación y Síntesis

Implementación en FPGAs



Resumen

El curso "VHDL: Simulación y Síntesis - Implementación en FPGAs" está orientado al aprendizaje del estándar VHDL IEEE1076, el estándar Standard Logic IEEE 1164 y la implementación en FPGA de Diseños Digitales codificados en VHDL. Todos los aspectos de VHDL son presentados para un diseño top-down, tanto para la simulación como para la síntesis. La importancia de una codificación apropiada, una completa verificación del diseño y una detallada documentación es resaltada durante el curso. Diversos laboratorios refuerzan los conocimientos teóricos presentados en las clases. Cincuenta por ciento del tiempo de clase es dedicado a codificar, correr simulación, optimizar e implementar el diseño en FPGAs en general y Xilinx FPGAs en particular.

Participantes


  •  
  • Ingenieros, Estudiantes Avanzados de Ingeniería que desean comenzar a usar VHDL/FPGA
  • Ingenieros que conocen VHDL y quieren profundizar sus conocimientos
  • Ingenieros que deseen implementar Diseños Complejos en FPGAs

 

Qué aprenderá?

  •  
  • Como escribir VHDL de manera eficiente para una síntesis efectiva
  • Conceptos y construcciones de VHDL para implementar diseños en FPGAs
  • Codificación de Test Benches. Generación de estímulos
  • El flujo de diseño de VHDL-FPGA: simulación, síntesis y place-and-route
  • Como escribir código VHDL jerárquico usando múltiples librerías
  • Escribir VHDL re-usable y parametrizado, usando generics y distintos tipos de datos (data types)
  • Como ejecutar simulación a nivel de compuertas (gate-level simulation)
  • Creación de Subprogramas, funciones y procedimientos en VHDL
  • Como producir hardware más pequeño y más rápido usando VHDL
  • Como evitar los errores más comunes cuando se codifica en VHDL para síntesis

 

Pre-requisitos

Buenos conocimientos de Diseño Digital. Sin este requerimiento el participante no podrá beneficiarse totalmente de este curso. Los laboratorios incluyen la codificación de circuitos digitales tales como registros de desplazamientos, ALUs, FIFOs, máquinas de estado finito, interconexión de buses, etc.
El conocimiento básico de algún leguaje de programación, como C o BASIC es deseable pero no excluyente.


Materiales del Curso

  •  
  • Carpeta completa con el material presentado
  • Ejemplos extras para una mayor practica después del curso
  • "C7T Referencia de Bolsillo de VHDL"”, sintaxis, semántica, atributos, directivas y concejos


 

Locación y Software

El Curso de VHDL es generalmente dictado en los lugares que la Empresa/Universidad tenga disponibles. Convenientemente un laboratorio con computadoras sería el mejor lugar. Debido a la gran variedad de Software disponible para el diseño con VHDL, el Curso se puede adecuar a usar las herramientas de Simulación y Síntesis que la Empresa/Universidad usa o planea usar. Cantidad mínima de participantes es de seis.


Programa del Curso

Click acá para bajar el programa detallado del Curso ofrecido por C7T "VHDL: Simulación y Síntesis - Implementación en FGPAs"


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